下一代移動內存規格LPDDR4最快明年出爐

JEDEC 的JC-42.6低功耗內存標準小組委員會主席Hung Vuong表示，該組織正在進行LPDDR4標準擬定的最后階段，目標是在明年正式公布。而JEDEC也在 8月公布了更新版的LPDDR3規格(2012年第一季首度發表)，可支持2,133 Mbit/s的數據速率。

LPDDR3 包括寫入均衡(write-leveling)以及指令/尋址訓練(command/address training)等主要功能，讓內存控制器能在補償訊號扭曲(signal skew)的同時，確定數據輸入建立以及達到時間上(以及指令與尋址輸入時間)的要求。

選擇性芯片內部中斷電阻(on-die termination)，提供LPDDR3數據信道一個輕中斷功能，以改善高速信令并將對功耗、系統運作與接腳數(pin count)的沖擊降到最小；此外LPDDR3配備了低I/O電容。

SK Hynix 的8Gb LPDDR3內存模塊

“LPDDR3 的挑戰是產品上市時程；”Vuong表示，在LPDDR3規格于2011年著手訂定之前，LPDDR2從公布到產品上市的時間花了三年。而針對 LPDDR4，JEDEC的目標是將LPDDR3的數據速率提高一倍、達到3,200 Mbit/s，同時將功耗降低50%；目前標準小組的挑戰就在于如何降低功耗，并且需要考慮到架構、信令與電壓的改變。

Vuong 指出，除了數據速率與功耗的改善，組件與系統制造商還需要知道LPDDR4的三件事情；第一是架構的改變，LPDDR4裸晶目前在結構上是一個兩通道 x16 DRAM：“這種架構的目的是改善時序收斂(timing closure)，并降低內部DRAM裸晶的功率。”

互連接口也有所改變，LPDDR4的新信令規格采用低電壓擺幅中斷邏輯(low-voltage swing terminated logic)，最大可配置中斷電阻為350 mVpp；此外加入了數據總線轉換反向(data bus inversion)，以改善信號的完整性。第三個大改變是LPDDR4的運作電壓為1.1 V，不過未來可根據需要選擇轉向1.0 V。

“我們的目標是將帶寬性能提升一倍，此外也更嚴謹地看待電源使用模式；”美光(Micron)架構開發總監、JC-42.6小組成員Dan Skinner表示，對移動系統來說，功耗永遠是內存架構開發的優先考慮，但對PC與服務器內存來說，功耗的重要性遠不及成本與性能(這方面隨著數據 中心的節能趨勢其實也有所改變)。

此外，由于電池的外觀通常是不會改變，因此也讓內存設計必須強調功耗問題，也亟需要有所改善。Skinner表示，目前他們有最小的性能目標：“一旦該性能水平已經達成，在最佳功耗上達到該水平將會是第一優先。”

Vuong 表示，LPDDR4規格的發表日期尚未確定，JEDEC JC-42.6小組仍在努力中，且也不排除將數據速率提升至4,266 Mbit/s。