下一代移動內(nèi)存規(guī)格LPDDR4最快明年出爐

JEDEC 的JC-42.6低功耗內(nèi)存標(biāo)準(zhǔn)小組委員會主席Hung Vuong表示，該組織正在進行LPDDR4標(biāo)準(zhǔn)擬定的最后階段，目標(biāo)是在明年正式公布。而JEDEC也在 8月公布了更新版的LPDDR3規(guī)格(2012年第一季首度發(fā)表)，可支持2,133 Mbit/s的數(shù)據(jù)速率。

LPDDR3 包括寫入均衡(write-leveling)以及指令/尋址訓(xùn)練(command/address training)等主要功能，讓內(nèi)存控制器能在補償訊號扭曲(signal skew)的同時，確定數(shù)據(jù)輸入建立以及達(dá)到時間上(以及指令與尋址輸入時間)的要求。

選擇性芯片內(nèi)部中斷電阻(on-die termination)，提供LPDDR3數(shù)據(jù)信道一個輕中斷功能，以改善高速信令并將對功耗、系統(tǒng)運作與接腳數(shù)(pin count)的沖擊降到最小；此外LPDDR3配備了低I/O電容。

SK Hynix 的8Gb LPDDR3內(nèi)存模塊

“LPDDR3 的挑戰(zhàn)是產(chǎn)品上市時程；”Vuong表示，在LPDDR3規(guī)格于2011年著手訂定之前，LPDDR2從公布到產(chǎn)品上市的時間花了三年。而針對 LPDDR4，JEDEC的目標(biāo)是將LPDDR3的數(shù)據(jù)速率提高一倍、達(dá)到3,200 Mbit/s，同時將功耗降低50%；目前標(biāo)準(zhǔn)小組的挑戰(zhàn)就在于如何降低功耗，并且需要考慮到架構(gòu)、信令與電壓的改變。

Vuong 指出，除了數(shù)據(jù)速率與功耗的改善，組件與系統(tǒng)制造商還需要知道LPDDR4的三件事情；第一是架構(gòu)的改變，LPDDR4裸晶目前在結(jié)構(gòu)上是一個兩通道 x16 DRAM：“這種架構(gòu)的目的是改善時序收斂(timing closure)，并降低內(nèi)部DRAM裸晶的功率。”

互連接口也有所改變，LPDDR4的新信令規(guī)格采用低電壓擺幅中斷邏輯(low-voltage swing terminated logic)，最大可配置中斷電阻為350 mVpp；此外加入了數(shù)據(jù)總線轉(zhuǎn)換反向(data bus inversion)，以改善信號的完整性。第三個大改變是LPDDR4的運作電壓為1.1 V，不過未來可根據(jù)需要選擇轉(zhuǎn)向1.0 V。

“我們的目標(biāo)是將帶寬性能提升一倍，此外也更嚴(yán)謹(jǐn)?shù)乜创�電源使用模式；�?font color="#000066">美光(Micron)架構(gòu)開發(fā)總監(jiān)、JC-42.6小組成員Dan Skinner表示，對移動系統(tǒng)來說，功耗永遠(yuǎn)是內(nèi)存架構(gòu)開發(fā)的優(yōu)先考慮，但對PC與服務(wù)器內(nèi)存來說，功耗的重要性遠(yuǎn)不及成本與性能(這方面隨著數(shù)據(jù) 中心的節(jié)能趨勢其實也有所改變)。

此外，由于電池的外觀通常是不會改變，因此也讓內(nèi)存設(shè)計必須強調(diào)功耗問題，也亟需要有所改善。Skinner表示，目前他們有最小的性能目標(biāo)：“一旦該性能水平已經(jīng)達(dá)成，在最佳功耗上達(dá)到該水平將會是第一優(yōu)先。”

Vuong 表示，LPDDR4規(guī)格的發(fā)表日期尚未確定，JEDEC JC-42.6小組仍在努力中，且也不排除將數(shù)據(jù)速率提升至4,266 Mbit/s。